Návrh desky plošných spojů je kritický a časově náročný úkol a jakékoli problémy, které se objeví, vyžadují, aby konstruktéři prozkoumali celý návrh, síť po síti, komponentu po komponentě. Dá se říci, že návrh desky plošných spojů vyžaduje úroveň péče ne méně než návrh čipu.
Typický proces návrhu desky plošných spojů se skládá z následujících kroků.
První tři kroky zaberou nejvíce času, protože schematická kontrola je ruční proces. Představte si desku SoC s 1000 nebo více připojeními. Ruční kontrola každého drátu je dlouhý a únavný úkol. Ve skutečnosti je téměř nemožné zkontrolovat každý jednotlivý vodič, což může vést k problémům s finální deskou, jako jsou špatné vodiče, zavěšené uzly atd.
Fáze schematického zachycení obecně čelí následujícím typům problémů.
● Chyby podtržení: např. APLLVDD a APLL_VDD
● Problémy rozlišující malá a velká písmena: např. VDDE a vdde
● Pravopisné chyby
● Problémy se zkratováním signálu
● A mnoho dalších
Abyste se vyhnuli těmto chybám, měl by existovat způsob, jak zkontrolovat celé schéma během několika sekund. Tato metoda může být implementována pomocí schematické simulace, která je v současném procesu návrhu desky stále zřídka k vidění. Schématická simulace umožňuje sledovat konečný výstup na požadovaných uzlech, takže může automaticky kontrolovat všechny problémy se spojením.
To je vysvětleno níže na příkladu projektu.
Zvažte typické blokové schéma obvodové desky.
Obrázek 1
Ve složitém návrhu desky může počet připojení dosáhnout tisíců a velmi malý počet změn pravděpodobně ztratí spoustu času na kontrolu.
Schematická simulace nejen šetří čas návrhu, ale také zlepšuje kvalitu desky a zvyšuje efektivitu celého procesu.
Typické testované zařízení (DUT) má některé z následujících signálů.
Obrázek 2
DUT bude mít různé signály po určitém předběžném ladění a má různé moduly, jako jsou regulátory, operační zesilovače atd., pro ladění signálu. Zvažte příklad napájecího signálu získaného přes regulátor napětí.
Obrázek 3: Schéma vzorkové desky.
Pro ověření vazebních vztahů a provedení celkové kontroly se používá schematická simulace. Schématická simulace se skládá z vytvoření schématu, vytvoření testbench a simulace.
Během vytváření testbench je na potřebné vstupy dán budicí signál a následně jsou sledovány výstupní výsledky v místě zájmu signálu.
Výše uvedený proces lze implementovat připojením sond k uzlům, které mají být pozorovány. Napětí a průběhy uzlů mohou indikovat, zda schéma obsahuje chyby nebo ne. Všechna signální spojení jsou automaticky kontrolována.
Obrázek 4: Schematické testovací prostředí a hodnoty simulace pro každý uzel.
Podívejme se na část výše uvedeného diagramu, kde jsou jasně viditelné uzly a snímaná napětí.
Pomocí simulace tak můžeme přímo pozorovat výsledky a potvrdit, zda je schéma desky správné. Kromě toho lze průzkumu konstrukčních změn dosáhnout pečlivým nastavením hodnot budícího signálu nebo součástek. Schematická simulace tak šetří designérům desek a kontrolorům mnoho času a zvyšuje šance na správnost návrhu.
Článek je reprodukován ze sítě, pokud dojde k nějakému porušení, kontaktujte nás, abychom jej smazali, děkujeme.